威盛最新考題

　　1.寫出asic前期設(shè)計的流程和相應(yīng)的工具

　　2.化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和

　　3.畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之

　　4.一個農(nóng)夫發(fā)現(xiàn)圍成正方形的圍欄比長方形的節(jié)省4個木樁但是面積一樣.羊的數(shù)目和正

　　方形圍欄的樁子的個數(shù)一樣但是小于36，問有多少羊

　　5畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之

　　6寫出兩個排序算法,問哪個好

　　東信筆試題

　　筆試：30分鐘。

　　1.壓控振蕩器的英文縮寫(VCO)。

　　2.動態(tài)隨機存儲器的英文縮寫(DRAM)。

　　3.選擇電阻時要考慮什么?

　　4.單片機上電后沒有運轉(zhuǎn)，首先要檢查什么?

　　5.計算機的基本組成部分及其各自的作用。

　　6.怎樣用D觸發(fā)器、與或非門組成二分頻電路?

　　南山之橋的筆試題

　　1.setup和holdup時間,區(qū)別.

　　2.多時域設(shè)計中,如何處理信號跨時域

　　3.latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的

　　4.BLOCKING NONBLOCKING 賦值的區(qū)別

　　5.MOORE 與 MEELEY狀態(tài)機的特征

　　6.IC設(shè)計中同步復位與 異步復位的區(qū)別

　　7.實現(xiàn)N位Johnson Counter,N=5

　　8.用FSM實現(xiàn)101101的序列檢測模塊

　　威盛VIA 2003.11.06 上海筆試試題

　　兩個positions, ASIC and VLSI:

　　VLSI：

　　1。解釋setup和hold time violation，畫圖說明，并說明解決辦法。

　　2。說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。

　　3。用一種編程語言寫n!的算法。

　　4。畫出CMOS的圖，畫出tow-to-one mux gate。

　　5。說出你的最大弱點及改進方法。

　　6。說出你的理想。說出你想達到的目標。 題目是英文出的，要用英文回答。

　　ASIC:

　　1。一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing

　　2. 一個狀態(tài)機的題目用verilog實現(xiàn) 不過這個狀態(tài)機話的實在比較差很容易誤解的

　　3. 卡諾圖寫出邏輯表達使...

　　4. 用邏輯們畫出D觸發(fā)器

　　5. 給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決

　　定最大時鐘的因素同時給出表達式

　　6。c語言實現(xiàn)統(tǒng)計某個cell在某.v文件調(diào)用的次數(shù)(這個題目真bt)

　　7 cache的主要部分什么的

　　8 Asic的design flow....

　　補充：用邏輯門畫D觸發(fā)器

　　共五道題,大致如下:

　　1.圖示從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.

　　2.用perl或TCL/Tk實現(xiàn)一段字符串識別和比較的程序. (唉,都不懂)

　　3.畫出一種CMOS的D鎖存器的電路圖和版圖.

　　4.解釋setup time和hold time的定義和在時鐘信號延遲時的變化.

　　5.解釋latch-up現(xiàn)象和Antenna effect和其預防措施.

　　1。電流公式

　　2。平板電容公式(C=εS/4πkd)