中國人才網(wǎng)為電路專業(yè)求職者提供常見筆試考題之?dāng)?shù)字電路篇

1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)

2、什么是同步邏輯和異步邏輯?(漢王筆試)

同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?(漢王筆試)

線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用

oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。

4、什么是Setup 和Holdup時間?(漢王筆試)

5、setup和holdup時間,區(qū)別.(南山之橋)

6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知)

7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。(威盛VIA

2003.11.06 上海筆試試題)

Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)

器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上

升沿有效)T時間到達(dá)芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個

數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time

不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時間(Setup Time)和保持時間(Hold time)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信

號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如

果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)

metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時

間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。(仕蘭微

電子)

9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致

叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決

方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)

常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之

間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需

要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平

上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無

用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

12、IC設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。(南山之橋)

13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。(南山之橋)

14、多時域設(shè)計中,如何處理信號跨時域。(南山之橋)

15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)

Delay < period - setup – hold

16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延

遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。(華

為)

17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決

定最大時鐘的因素，同時給出表達(dá)式。(威盛VIA 2003.11.06 上海筆試試題)

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。(威盛VIA 2003.11.06 上海筆試試題)

19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。(威盛VIA

2003.11.06 上海筆試試題)

20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，

使得輸出依賴于關(guān)鍵路徑。(未知)

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)

點(diǎn))，全加器等等。(未知)

22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA 2003.11.06 上海筆試試題)

23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve? (威

盛筆試題circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)

27、用mos管搭出一個二輸入與非門。(揚(yáng)智電子筆試)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛筆試題circuit design-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。(Infineon筆

試)

30、畫出CMOS的圖，畫出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)

31、用一個二選一mux和一個inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試)

32、畫出Y=A*B+C的cmos電路圖。(科廣試題)

33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。(仕蘭微電子)

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。(未知)

36、給一個表達(dá)式f=x+x+xx+x用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化

簡)。

37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。

(Infineon筆試)

38、為了實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D)，請選用以下邏輯中的一種，并說明為什

么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)

39、用與非門等設(shè)計全加法器。(華為)

40、給出兩個門電路讓你分析異同。(華為)

41、用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時，輸出B波形為…(仕蘭微電子)

42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個數(shù)比0

多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。(未知)

43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試)

44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚(yáng)智電子筆試)

45、用邏輯們畫出D觸發(fā)器。(威盛VIA 2003.11.06 上海筆試試題)

46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知)

48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)

49、簡述latch和filp-flop的異同。(未知)

50、LATCH和DFF的概念和區(qū)別。(未知)

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