硬件系統(tǒng)設(shè)計(jì)與應(yīng)用研究
FPGA硬件系統(tǒng)設(shè)計(jì)與應(yīng)用研究
摘 要：FPGA是英文Field-Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列。在現(xiàn)代的數(shù)字電路系統(tǒng)的設(shè)計(jì)中，F(xiàn)PGA器件發(fā)揮著越來越重要的作用。作為可編程器件的一種，在短短十多年時(shí)間里，F(xiàn)PGA逐漸從電力電子設(shè)計(jì)外圍器件演變?yōu)閿?shù)字電路的核心器件，在通信、計(jì)算機(jī)、汽車、航空航天等領(lǐng)域都有廣泛的使用。由于半導(dǎo)體技術(shù)工藝的進(jìn)步，F(xiàn)PGA設(shè)計(jì)技術(shù)也得到了飛躍式的突破。本文主要對(duì)當(dāng)前FPGA器件的先進(jìn)技術(shù)進(jìn)行研究和總結(jié)，并且著重對(duì)FPGA器件硬件系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)行分析和研究。
關(guān)鍵詞：FPGA；原理；硬件設(shè)計(jì)；應(yīng)用技術(shù)
1 FPGA的簡介
當(dāng)前使用硬件的描述語言完成電路設(shè)計(jì)，都可以通過簡單的匯總和合理的布局，然后快速燒錄到FPGA器件上進(jìn)行基本的測試，這也是當(dāng)代數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行檢驗(yàn)的主流技術(shù)。這些可編程器件可以用來實(shí)現(xiàn)基本邏輯門的電路，也可以實(shí)現(xiàn)一些更復(fù)雜的組合功能例如數(shù)學(xué)的方程式、解碼器等等。大多數(shù)的FPGA器件里，包含著一些記憶性元件，如觸發(fā)器，或者一些其它的更為完整、性能更為優(yōu)越的記憶塊。
設(shè)計(jì)師可以根據(jù)自己的需要按照可編輯的鏈接將FPGA器件內(nèi)部的邏輯模塊連接在一起，仿佛一整個(gè)電路的實(shí)驗(yàn)板被裝在一個(gè)電子芯片內(nèi)，這些出廠后的FPGA器件的連接方式以及邏輯塊的使用都可以根據(jù)設(shè)計(jì)者不同的設(shè)計(jì)而進(jìn)行改變，從而能完成不同的邏輯功能。
當(dāng)你在進(jìn)行的電子設(shè)計(jì)使用到FPGA器件時(shí)，你不得不需要努力地解決好電源管理、器件配置、IP集成、完整信號(hào)輸出等硬件系統(tǒng)的設(shè)計(jì)問題。在進(jìn)行硬件設(shè)計(jì)時(shí)，你需要注意以下幾個(gè)問題：
1.1合理分配I/O信號(hào)
無論是哪種情況，在進(jìn)行I/O信號(hào)分配時(shí)，都必須牢記以下共同的步驟：
1）用表格列出所有需要分配的I/O信號(hào)，并按照他們的重要性依次進(jìn)行排列，比如電壓、端接方法、I/O標(biāo)準(zhǔn)、相關(guān)時(shí)鐘等；
2）檢查校驗(yàn)?zāi)K之間的兼容性；
3）利用以上的表格和兼容準(zhǔn)則，先把受限制最大的信號(hào)分配到引腳上，最后分配那些受限最小的信號(hào)。因?yàn)槭芟拗拼蟮男盘?hào)往往只能分配到特定的引腳上；
4）將剩余的信號(hào)分配到較為合適的地方。
雖然靜態(tài)電流所帶來的功耗和動(dòng)態(tài)功耗相比可以忽略不計(jì)，但對(duì)一些供電設(shè)備卻十分重要。引發(fā)靜態(tài)電流因素眾多，比如沒有完全接通或關(guān)斷的I/O 端口、三態(tài)電的驅(qū)動(dòng)器的下拉或上拉電阻，除此之外，保持編程信息也會(huì)需要一定靜態(tài)功率。
2 FPGA應(yīng)用技術(shù)的設(shè)計(jì)原則
從上文中對(duì)FPGA內(nèi)部的硬件結(jié)構(gòu)分析可看出，F(xiàn)PGA器件的時(shí)序邏輯非常豐富，不同于其他的可編程器件。因而對(duì)于FPGA來說，應(yīng)該有一整套能夠有效利用其內(nèi)部豐富的時(shí)序邏輯功能的技術(shù)，而不同于其他一般的可編程器件的設(shè)計(jì)技術(shù)。由于其獨(dú)特的優(yōu)越性，F(xiàn)PGA被越來越多的設(shè)計(jì)人員所使用，其設(shè)計(jì)技術(shù)被許多的設(shè)計(jì)者所掌握。在FPGA的實(shí)際應(yīng)用中，使用最合理的設(shè)計(jì)方法，能很大程度的改善FPGA在應(yīng)用中出現(xiàn)的漏洞和問題，進(jìn)而全面提高設(shè)計(jì)性能。
2.1使用層次化的設(shè)計(jì)技術(shù)
使用層次化的設(shè)計(jì)的系統(tǒng)一般分成若干頂層模塊，而每一個(gè)頂層的模塊下又有若干個(gè)小模塊，并以此類推。層次化的設(shè)計(jì)模塊，可以是描述原理圖的結(jié)構(gòu)圖，也可以是經(jīng)過邏輯語言所描述、表現(xiàn)的實(shí)體。
使用層次化的設(shè)計(jì)對(duì)于系統(tǒng)的模塊劃分非常的重要，模塊劃分的'不合理，將會(huì)導(dǎo)致整個(gè)系統(tǒng)的設(shè)計(jì)不合理，從而使系統(tǒng)的性能下降，這樣層次化的系統(tǒng)甚至要比沒有經(jīng)過層次化設(shè)計(jì)的系統(tǒng)效果更差。
使用層次化設(shè)計(jì)的主要優(yōu)點(diǎn)有以下兩個(gè)方面：增強(qiáng)設(shè)計(jì)可讀性，增加設(shè)計(jì)重復(fù)使用的可能性。
2.2使用同步系統(tǒng)設(shè)計(jì)技術(shù)
所有時(shí)序電路具有同一個(gè)性質(zhì)――如果要使所設(shè)計(jì)的電路正常工作，必須嚴(yán)格的執(zhí)行事先定義好的邏輯順序。如果不按照此順序執(zhí)行，將會(huì)把錯(cuò)誤數(shù)據(jù)寫進(jìn)存儲(chǔ)單元，從而導(dǎo)致錯(cuò)誤的操作。同步系統(tǒng)的設(shè)計(jì)方法，也就是使用全分布周期性的同步信號(hào)使系統(tǒng)中所有的存儲(chǔ)單元進(jìn)行同時(shí)更新，這是執(zhí)行這一時(shí)序有效進(jìn)行的普遍的設(shè)計(jì)方法。電路的設(shè)計(jì)功能是通過產(chǎn)生時(shí)鐘信號(hào)并按照時(shí)序嚴(yán)格執(zhí)行來實(shí)現(xiàn)的。
對(duì)于靜態(tài)的同步設(shè)計(jì)，必須滿足下面的兩個(gè)條件：
1.每一個(gè)邊緣敏感的部件其時(shí)鐘的輸入應(yīng)該是一次輸入時(shí)鐘的某一個(gè)函數(shù)；并仍和一次時(shí)鐘輸入的時(shí)鐘信號(hào)。
2.所有的存儲(chǔ)單元都應(yīng)該是具有邊緣敏感特性，在該系統(tǒng)中不存在電平敏感的存儲(chǔ)單元。
我們對(duì)于FPGA器件的同步設(shè)計(jì)的理解就是全部狀態(tài)的改變都是由主時(shí)鐘所觸發(fā)，同一個(gè)系統(tǒng)不同的功能模塊可以是部分異步的，但是模塊與模塊之間必須是同步的。正如CPU的設(shè)計(jì)一樣，所有的電路都和系統(tǒng)的主時(shí)鐘是同步的。相比于異步設(shè)計(jì)，同步設(shè)計(jì)具有很多的優(yōu)點(diǎn)，但進(jìn)行同步設(shè)計(jì)時(shí)仍然需要考慮很多方面的因素。例如，在選取時(shí)鐘時(shí)，需要考慮以下幾點(diǎn)：首先，由于大部分的器件都是由時(shí)鐘的上跳沿觸發(fā)，這要求時(shí)鐘信號(hào)的延差要很��；其次，時(shí)鐘信號(hào)的頻率通常很高；第三，時(shí)鐘信號(hào)一般是負(fù)載較重的信號(hào)，因此合理地進(jìn)行負(fù)載分配是很重要的。除此之外，在進(jìn)行FPGA器件的應(yīng)用時(shí)，還要考慮模塊的復(fù)位電路、時(shí)序同步電路等實(shí)際問題。
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